Государственный комитет Российской Федерации
    по высшему образованию
    Казанский Государственный Технический Университет
    имени А. Н. Туполева ----------------------------------------------------------------------------------------------
    Кафедра электронно-вычислительных машин
    Пояснительная записка
    к курсовой работе по дисциплине
    "Процессоры"
    Тема: Блок целочисленной арифметики.
    Студент: Базуев Ю.А. , гр. 4301
    Руководитель: Бикмухаметов Р.Р.
    Оценка______________________
    Дата защиты__________________
    Подпись руководителя__________
    Казань 1996
    Cодержание 1. Задание................................................................................................3 2. Алгоритм.............................................................................................4
    2.1. Алгоритм умножения...................................................................4
    2.2. Алгоритм деления.........................................................................4 3. Операционная схема и микропрограмма выполнения операций......5 4. Функциональная схема операционной части устройства..................8 5. Функциональная схема управляющей части....................................11 6. Принципиальная схема управляющей части....................................13 7. Таблица микрокоманд......................................................................15 8. Литература........................................................................................16
    2. Алгоритм операций
    2.1. Алгоритм умножения
    Eдоп*Fдоп=Gдоп
    Перед началом операции в RG1=Fдоп ; RG2=0 ; RG3=Eдоп
    Знаки сомножителей участвуют в операции наравне с остальными разрядами, а это значит что Eдоп и Fдоп перемножаются как обычные (m+1) разрядные целые числа без знака. При этом знак Едоп участвует для того чтобы СЧП (сумма частичных произведений) в RG2 формировалась в доп. коде. Знак Fдоп участвует для того чтобы произведение формировалось в двойном формате.
    В каждом из (m+1) циклов умножения производятся действия: 1) Eдоп прибавляется к RG2 если P4=1;
    1 2) RG2, RG1, Tзн при сдвиге вправо необходимо сохранять представление СЧП в доп. коде, а это значит что слева нужно вводить 0, если число =>0 и 1, если число < 0.
    2.2. Алгоритм деления
    Gдоп/Eдоп=Fдоп
    а) устанавливаем начальные значения регистров и триггеров
    б) сдвигаем делимое на 1 разряд влево
    в) анализируем знаки Gi-1 и E. Если одинаковы то вычитаем E из GR2. Если разные то + E к RG2
    г) анализируем знаки Gi и E, если одинаковые то цифра частного =1
    д) анализируем ТФ, если ТФ=1 выполняем проверку на ПРС 2-го этапа
    е) уменьшаем значение счетчика циклов
    ж) если счетчик не = 0 то переходим на пункт б)
    з) передаем частное в RG1
    и) корректируем частное
    к) выдаем частное на выходную шину 3. Операционная схема и микропрограмма выполнения
    операций
    В соответствии с алгоритмом строим ОС (рис. 1) , определяем требуемый набор МО и граф МП (рис. 2) , считая что в RG3 выполняется однотактным способом (по входам D триггеров RG2) по сигналу у4; в RG1 - двухтактным способом (по входам R и S) по сигналам у6 и у7.
    В ОС на Рис. 1 использованы следующие обозначения: Тпп - триггер переполнения Тпер - триггер переноса Тзн1 - триггер знака множимого, флаговый триггер при делении Тзн2 - триггер знака Gi-1 Тзн3 - триггер знака делимого Х(8:0) - входная шина Z(8:0) - выходная шина
    В МП на Рис. ............